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干貨!集成電路閂鎖效應與工程應用

2019-04-29 14:24:20 來源:EETOP


本文技術內容摘選于EETOP創芯大講堂溫得通老師的集成電路系列課程之《集成電路閂鎖效應與工程應用》。

為了使更多從事集成電路相關工作的工程師獲取更多專業技能,在去年EETOP創芯大講堂特邀溫老師錄制了《集成電路閂鎖效應與工程應用》系列培訓課程。此課程將在五一期間以8折優惠價格回饋EETOP廣大中高端工程師用戶。

 

課程適用對象
 

工藝研發工程師(TD)

版圖設計工程師

模擬電路設計工程師

ESD電路設計工程師

芯片失效分析工程師
 

引言:

閂鎖效應存在于體CMOS集成電路中,它一直是CMOS集成電路可靠性的一個潛在的嚴重問題,隨著CMOS技術的不斷發展,器件的尺寸越來越小,同時器件間的間距也越來越小,集成電路的器件密度越來越大,集成電路的閂鎖效應變得越來越嚴重,特別是在輸入輸出電路。
 

閂鎖效應出現的背景
 

最早出現的集成電路工藝技術是雙極型工藝技術,它也是最早應用于實際生產的集成電路工藝技術。隨著微電子工藝技術的不斷發展,工藝技術日趨先進,其后又相繼出現了PMOS、NMOS、CMOS、BiCMOS和BCD等工藝技術。
 

1947年,貝爾實驗室的Bardeen、Shockley和Brattain發明了第一只點接觸晶體管。1949年,貝爾實驗室的Shcokley提出pn結和雙極型晶體管理論,1951年貝爾實驗室制造出第一只鍺雙極型晶體管,1956年德州儀器制造出第一只硅雙極型晶體管,1970年硅平面工藝技術成熟,雙極型集成電路開始大批量生產。
 

由于雙極型工藝技術制造流程簡單、制造成本低和成品率高,另外在電路性能方面它具有高速度、高跨導、低噪聲、高模擬精度和強電流驅動能力等方面的優勢,它一直受到設計人員的青睞,在高速電路、模擬電路和功率電路中占主導地位,但是它的缺點是集成度低和功耗大,其縱向(結深)尺寸無法跟隨橫向尺寸成比例縮小,所以在VLSI(超大規模集成電路)中受到很大限制,在20世紀70年代之前集成電路基本是雙極型工藝集成電路。20世紀70年代,NMOS和CMOS工藝集成電路開始在邏輯運算領域逐步取代雙極型工藝集成電路的統治地位,但是在模擬器件和大功率器件等領域雙極型工藝集成電路依然占據重要的地位。圖1-1所示的是雙極型工藝集成電路剖面圖。VNPN是縱向NPN(Vertical NPN),LPNP是橫向PNP(LateralPNP),n+是n型重摻雜擴散區,P+是p型重摻雜有源區,P-Base是p型基區,PW(P-WELL)是p型阱,NW(N-WELL)是深n型阱,NBL(N+Buried Layer)是n型埋層,P-sub(P-substrate)是p型襯底,N-EPI(N-Epitaxial)是n型外延層。

 

圖1-1雙極型工藝集成電路剖面圖
 

1930年Lilienfeld和Heil提出MOSFET晶體管結構,但是由于柵氧化層存在固定和可移動的正電荷,所以一直沒有制造成功MOSFET晶體管,直到20世紀60、70年代NMOS和PMOS工藝技術才相繼出現。早期的PMOS和NMOS的柵極都是金屬鋁柵,MOSFET的核心是金屬-氧化物-半導體,它們組成電容,通過柵極可以形成電場,所以稱為金屬氧化物半導體場效應管。PMOS是制造在n型襯底上的p溝道器件,NMOS是制造在p型襯底上的n溝道器件,它們都是采用鋁柵控制器件形成反型層溝道,溝道連通源端和漏端,使器件開啟導通工作。它們都是電壓控制器件,PMOS依靠空穴導電工作,NMOS依靠電子導電工作。圖1-2所示的是NMOS和PMOS晶體管剖面圖。圖1-3所示的是利用NMOS和電阻負載設計的邏輯門電路。

 

 

圖1-2NMOS和PMOS晶體管剖面圖



 

圖1-3利用NMOS和電阻負載設計的邏輯門電路
 

因為電子比空穴具有更高的遷移率,電子的遷移率μe大于空穴的遷移率μh,μe大約等于2.5μh,因而NMOS的電流驅動能力大約是PMOS的2倍,所以采用NMOS工藝技術制造的集成電路性能比采用PMOS工藝技術制造的集成電路更具優勢,集成電路設計人員更傾向于采用NMOS技術設計電路。20世紀70年代到80年代初期,NMOS工藝技術被廣泛應用于集成電路生產,由于NMOS工藝技術具有更高的集成度,并且NMOS的光刻步驟比雙極型工藝技術少很多,它不像雙極型工藝技術中存在很多為了提高雙極型晶體管性能的阱擴散區,如N-EPI和NBL,與雙極型工藝技術相比,利用NMOS工藝技術制造的集成電路更便宜。
 

隨著集成電路的集成度不斷提高,每顆芯片可能含有上萬門器件,功耗和散熱成為限制芯片性能的瓶頸。無論是雙極型工藝集成電路,還是NMOS工藝集成電路,當器件密度從1000門增加到10000門,芯片功率從幾百毫瓦增加到幾瓦,當芯片的功耗達到幾瓦時,已不能再用便宜的塑料封裝,必須使用昂貴的陶瓷封裝工藝制程技術,還要利用空氣或水進行冷卻,這些都限制了雙極型工藝技術和NMOS工藝技術在超大規模集成電路中的應用。
 

1963年,飛兆(仙童)半導體公司研發實驗室的C.T.Sah和FrankWanlass提交了一篇關于CMOS工藝技術的論文,這是首次在半導體業界提出CMOS工藝技術,同時他們還用了一些簡單的實驗數據對CMOS工藝技術進行了簡單的解釋[1]。CMOS(Complementarymetal Oxide Semiconductor互補金屬氧化物半導體)是把NMOS和PMOS制造在同一個芯片上組成集成電路,CMOS工藝技術是利用互補對稱電路來配置連接PMOS和NMOS從而形成邏輯電路,這個電路的靜態功耗幾乎接近為零,這個理論可以很好地解決超大規模集成電路的功耗問題,這一發現為CMOS工藝技術的發展奠定了理論基礎。圖1-4所示的是利用PMOS和NMOS組成的CMOS反相器電路,只有在輸入端口由低電平(VSS)向高電平(VDD)或者由高電平(VDD)向低電平(VSS)轉變的瞬間,NMOS和PMOS才會同時導通,在VDD與VSS間產生電流,從而產生功耗,當輸入端口為低電平時只有PMOS導通,當輸入端口為高電平時只有NMOS導通,VDD與VSS之間都不會產生電流,所以靜態功耗為零。
 

圖1-4CMOS工藝反相器電路


1963年6月18日,Walass為CMOS工藝技術申請了專利,但是幾天之后,他就離開了仙童,因為仙童宣布在他還沒有確切的實驗數據之前,沒有采用新技術的計劃,所以Walass沒有機會去完成CMOS工藝技術項目。
 

1966年,美國RCA(美國無線電)公司研制出首顆CMOS工藝門陣列(50門)集成電路。當時用CMOS工藝技術制造的集成電路的集成度并不高,而且速度也很慢,CMOS也很容易發生自毀現象。研究發現CMOS電路中存在寄生的NPN和PNP,它們形成PNPN的結構,它們會在一定條件下會開啟,并形成正反饋回路導致電源和地之間形成低阻通路燒毀電路,半導體業界稱這種PNPN結構為閂鎖結構,由PNPN結構引起的效應稱為閂鎖效應。圖1-5所示的是CMOS反相器電路中寄生的PNPN閂鎖結構,當輸出端口有噪聲時,會引起寄生的雙極型晶體管PNP或NPN導通,然后形成導通電流流經電阻Rp或者Rn形成正反饋,導致另外一個寄生的雙極型晶體管導通,那么此時兩個寄生的雙極型晶體管同時導通形成閂鎖效應低阻通路燒毀芯片。至此,CMOS的閂鎖效應正式引起了半導體業界的注意。
 

圖1-5CMOS工藝反相器中寄生PNPN結構

 

 

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1.2 閂鎖效應簡述
 

閂鎖效應是指體CMOS集成電路中所固有的寄生雙極晶體管組成的電路會在一定的條件下被觸發而形成低阻通路,而產生大電流,并且由于正反饋電路的存在而形成閂鎖,導致CMOS集成電路無法正常工作,甚至燒毀芯片
 

在正常情況下,這些寄生的雙極晶體管都是截止的,即高阻阻塞態,寄生雙極晶體管組成的電路在高阻阻塞態下,它們具有很高的阻抗,漏電流非常小。但是在一定的觸發條件下,寄生雙極晶體管組成的電路會被觸發進入低阻閂鎖態。如果觸發條件去除后,這些寄生的雙極晶體管仍然能保持低阻閂鎖態,那么此時低阻閂鎖態是可持續的,電壓信號足以維持低阻閂鎖態,把這種現象稱為自持。如果觸發條件去除后,寄生的雙極晶體管從低阻閂鎖態恢復到高阻阻塞態,那么低阻閂鎖態是暫時的不可持續的,電壓信號不足以維持低阻閂鎖態,寄生雙極晶體管組成的電路不具有自持,這種現象稱為低阻閂鎖態只是暫時的。當電路一旦發生閂鎖效應,可能形成大電流,假如沒有限流機制(例如串聯一個足夠大的電阻),低阻閂鎖態產生大電流可能將pn結或者鋁線燒毀,因此就算低阻閂鎖態是暫時的,如果沒有限流機制,也會造成電路永久失效,這種情況也可以認為電路發生了閂鎖效應。所以閂鎖效應具有兩種形式:一種是具有自持能力的閂鎖效應,此時無論閂鎖效應有沒有造成芯片損毀,它都會導致CMOS芯片無法正常工作;第二種是不具有自持能力的閂鎖效應,低阻閂鎖態只是暫時的,但是此時的低阻閂鎖態會產生大電流燒毀芯片,它也閂鎖效應的一種形式。
 

閂鎖效應最易發生在易受外部干擾的輸入輸出電路,也偶爾發生在內部電路。
 

1.2.1SCR(PNPN)閂鎖效應
 

在CMOS集成電路中,形成MOS晶體管的同時也會形成相應的寄生雙極晶體管結構。在PMOS中,源和漏的重摻雜p型有源區,NW擴散區和p型襯底會形成縱向寄生的PNP結構,在NMOS中,源和漏的重摻雜n型有源區,PW擴散區和PMOS的NW擴散區會形成橫向寄生的NPN結構。例如CMOS反相器電路中包含PMOS和NMOS,PMOS的源端和NW一起接電源電壓VDD,NMOS的源端和PW一起接地VSS,它們的柵接一起作為輸入,它們的漏端接一起作為輸出,圖1-6(a)是CMOS反相器的電路,圖1-6(b)是它的器件剖面圖。
 

為了更好的理解閂鎖效應形成機理,需要把它的寄生器件也畫出來,但是要把其中的一些次要的寄生電阻忽略掉,這樣有助于分析。圖1-7是CMOS反相器的寄生可控硅(SCR)結構的器件剖面圖和等效電路圖。從圖中我們可以看出,NMOS和PMOS形成CMOS反相器結構的同時,也不可避免地產生了由寄生雙極晶體管構成的PNPN器件,即可控硅圖1-7(b)。
 

該可控硅器件由兩個縱向的PNP雙極型晶體管和兩個橫向的NPN雙極型晶體管組成,即PMOS的源(漏)端、NW和PW分別為縱向PNP雙極晶體管VT1(VT2)的發射極、基極和集電極;NMOS的漏(源)端、PW和NW分別為橫向NPN雙極晶體管LT1(LT2)的發射極、基極及集電極。這種寄生的橫向NPN晶體管和的縱向PNP晶體管通過電阻Rp(Rp是P阱電阻和P型襯底電阻的并聯值)和N阱電阻Rn耦合形成PNPN結構。柵作為輸入并不是閂鎖效應的源頭,可以忽略。

 


圖1-6(a)CMOS反相器的電路         (b)它的器件剖面圖

 

 

圖1-7(a)寄生可控硅結構的器件剖面圖    (b)等效電路簡圖


可控硅結構包含兩個縱向的PNP雙極型晶體管和兩個橫向的NPN雙極型晶體管。通常認為輸出沒有信號時,可以忽略掉,圖1-8(a)是去掉輸出引腳后的簡化等效電路,它只包含VT1和LT1兩個雙極型晶體管,圖1-8(b)&(c)是等效模型圖。
 

由于VT1和LT1相互影響耦合形成正反饋回路,導致VT1和LT1形成的SCR電性極不穩定,它具有兩個不同的狀態,一個是高阻阻塞態,另外一個是低阻閂鎖態。SCR的初始狀態是高阻阻塞態,當SCR處于高阻阻塞態時并不會產生大電流。但是IC可能會受到各種各樣的激勵,在特定的激勵條件下,寄生的SCR可能會脫離高阻阻塞態進入危險的低阻閂鎖態,低阻閂鎖態就是在電源VDD和地VSS之間產生低阻通路從而形成大電流或者電過載(EOS - Electrical Over Stress)使芯片產生永久性的破壞,或者引起系統錯誤。如果SCR脫離高阻的阻塞態進入低阻閂鎖態后具有自持能力,自持能力就是一旦VT1和LT1導通后,在VDD和VSS之間形成低阻通路形成大電流,并且產生正反饋回路使VT1和LT1一直導通,電路在電源VDD和地VSS之間一直保持低阻通路,除非移除電源,這種現象就稱為閂鎖效應。一旦SCR進入低阻閂鎖態后它的狀態不會再恢復到高阻阻塞態,除非重啟電源,這也是一種簡單的對閂鎖效應的理解。

 

 

圖1-8(a)SCR簡化等效電路圖   (b)&(c)SCR等效模型圖

圖1-9(a)SCR的雪崩電流(b)SCR TLP I-V曲線(c)Vh< VDD 發生閂鎖效應


為了更直觀表達SCR發生閂鎖效應,從傳輸線脈沖TLP(TransmissionLine Pulse)I-V曲線的角度解釋SCR的閂鎖效應,圖1-9(b)是SCR的TLP I-V曲線。因為VT1和LT1是共享基極和集電極,基極和集電極是由NW和PW組成,VDD與VSS之間實際是由二極管(NW和PW組成的二極管)和兩個電阻Rn&Rp組成。
 

當加載在VDD的脈沖電壓小于Vt1時,SCR會一直處于高阻阻塞態,它的電流是二極管的反向偏置漏電流,所以高阻阻塞態的漏電流非常小。
 

當加載在VDD的脈沖電壓大于Vt1時,SCR會導通并表現為負阻態(曲線的斜率DI/DV<0),PNPN的電流隨著脈沖電壓的降低而升高。導通后,PNPN的工作狀態進入BC段,Vt1實際是NW和PW之間的PN結(C-B結)產生雪崩擊穿所需要的電壓,I1為雪崩電流非常大,如圖1-9(a)中I1,雪崩擊穿電流經過Rn和Rp形成正反饋,使PNPN保持導通工作在低阻閂鎖態,B點為維持PNPN持續開啟的最小電壓Vh,電壓Vh稱為自持電壓。在BC段VT1和LT1同時開啟并且形成正反饋回路,SCR工作在低阻閂鎖態,電流隨著電壓升高而升高,BC段實際是SCR的穩定工作區間。
 

如圖1-10是SCR通過正反饋回路形成低阻閂鎖態的機理,雪崩擊穿電流I1經過Rn和Rp形成正反饋,I1經過Rn形成壓降, PMOS源端的P型有源區與NW襯底的PN結會發生正向偏置,那么PNP工作在放大狀態,I1經過Rp形成壓降,NMOS源端的N型有源區與PW襯底的PN結正向偏置,那NPN就會導通并工作在放大狀態。所以NPN和PNP同時導通,SCR被觸發進入低阻通路。
 

當加載在VDD脈沖電壓大于Vt2時,SCR工作狀態進入CD段,C點Vt2為熱擊穿(ThermalBreakdown)的臨界點,熱擊穿的本質是處于電場中的介質,由于電介質損耗而產生熱量,就是電勢能轉化為熱量,當外加電壓足夠高時,就可能從散熱與發熱的熱平衡狀態轉入不平衡狀態,電勢能產生的熱量比傳遞散失的要多,介質的溫度將會越來越高,直至出現永久性損壞,形成開路。寄生的雙極型晶體管由熱平衡狀態轉入非熱平衡狀態,激發大量熱電子IV曲線表現負阻態,溫度繼續升高,直至SCR結構永久性損壞。
 

圖1-9(c)是當Vh =< VDD,也就是電源電壓VDD大于等于SCR的自持電壓,VDD可以提供SCR一直處于低阻閂鎖態所需的電流,當SCR閂鎖效應被觸發后,電路一直維持在低阻閂鎖態。如果Vh > VDD,也就是電源電壓VDD小于SCR的自持電壓,VDD不足以提供SCR一直處于閂鎖態所需的電流,SCR不會發生閂鎖效應,當SCR閂鎖效應被觸發后,SCR會在觸發條件消失以后重新恢復到高阻阻塞態。
 

從TLP曲線可以看出,有兩種方式可以使SCR工作狀態進入BC段或者CD段的閂鎖態,第一種是出現瞬態激勵電壓大于等于Vt1,從而產生雪崩擊穿電流,使PNPN進入閂鎖態,這種方式稱為電壓觸發;第二種是出現瞬態激勵電流,該電流大于等于B點對應的電流Ih,使PNPN進入閂鎖態,這種方式稱為電流觸發。

 

 

圖1-10SCR通過正反饋回路形成低阻閂鎖態的機理

 

 

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1.3閂鎖效應的觸發方式
 

集成電路中的很多觸發方式都會產生電流,只要這些觸發電流足夠大,都有可能觸發閂鎖效應。下面我們簡要說明這些觸發方式的起因。
 

1.3.1輸出引腳信號的上沖/下沖
 

當連接N+有源區輸出節點上的電壓突然下降到比PW的電壓低0.7V左右時,N+有源區與PW擴散區的PN結正向偏置,那么LT2(NPN)工作在放大狀態,N+有源區會將電子注入到PW和襯底中去,如圖1-11(a)是它的剖面圖,此時電子在PW中是少子,根據BJT工作原理,這些注入的電子有一部分會與空穴復合,還有一部分會擴散到PW擴散區與NW擴散區形成的反偏PN結邊界附近,這部分電子會被強電場加速進入集電區,最后被集電區收集,也就是被NW收集,形成Inw電流,產生歐姆壓降Inw*Rn,如果壓降足夠大Inw*Rn>0.7V,那么P+有源區與NW擴散區的PN結正向偏置,也就是VT1的發射結正偏,那么VT1(PNP)就會導通并工作在放大狀態。然后VT1(PNP)會產生正反饋使LT1(NPN)開啟,VT1(PNP)和LT1(NPN)形成閂鎖效應。圖1-11(b)是電路簡圖。
 

圖1-11 N+輸出節點將電子注入到襯底

圖1-12 P+輸出節點將空穴注入到NW
 

與N+輸出類似的,當連接P+有源區輸出節點上的電壓突然上升到比NW電壓高0.7V左右時,P+有源區與NW擴散區的PN結正向偏置,那么VT2(PNP)工作在放大狀態,P+有源區會將空穴注入到NW中去,此時空穴在NW是少子,如圖1-12(a)是它的剖面圖,根據BJT工作原理,這些注入的空穴有一部分會與電子復合,還有一部分會擴散到PW擴散區與NW擴散區形成的反偏PN結邊界附近,這部分空穴會被強電場加速進入集電區,最后被集電區收集,并被PW收集,形成Ipw電流,產生歐姆壓降Ipw*Rp,如果壓降足夠大Ipw*Rp>0.7V,那么N+有源區與PW擴散區的PN結正向偏置,也就是LT1(PNP)的發射結正偏,那么LT1(NPN)就會導通工作在放大狀態。然后LT1(NPN)會產生正反饋使VT1(PNP)開啟,VT1(PNP)和LT1(NPN)形成閂鎖效應。如圖1-12(b)是電路簡圖。
 

1.3.2輸入引腳信號的上沖/下沖
 

以ESD二極管保護電路為例,圖1-13是電路簡圖。當連接N型二極管的N+擴散區輸入節點上的電壓突然下降到比PW的電壓低0.7V左右時,N+有源區與PW擴散區的PN結正向偏置,那么LT1(NPN)作在放大狀態,N+有源區會將電子注入到PW和襯底中去,如圖1-14(a)是它的剖面圖,此時電子在PW中是少子,根據BJT工作原理,這些注入的電子有一部分會與空穴復合,還有一部分會擴散到PW擴散區與NW擴散區形成的反偏PN結邊界附近,這部分電子會被強電場加速進入集電區,最后被集電區收集,也就是被NW收集,形成Inw電流,產生歐姆壓降Inw*Rn,如果壓降足夠大Inw*Rn>0.7V,那么P+有源區與NW擴散區的PN結正向偏置,也就是VT1的發射結正偏,那么VT1(PNP)就會導通并工作在放大狀態。然后VT1(PNP)會產生正反饋使LT1(NPN)開啟,VT1(PNP)和LT1(NPN)形成閂鎖效應。圖1-14(b)是它的電路簡圖。

 

 

如圖1-13ESD二極管保護電路簡圖

 

 

圖1-14 N+輸入節點將電子注入到襯底
 

當連接P型二極管的P+擴散區輸入節點上的電壓突然上升到比NW電壓高0.7V左右時,P+有源區與NW擴散區的PN結正向偏置,那么VT1(PNP)作在放大狀態,P+有源區會將空穴注入到NW中去,此時空穴在NW是少子,如圖1-15(a)是它的剖面圖,根據BJT工作原理,這些注入的空穴有一部分會與電子復合,還有一部分會擴散到PW擴散區與NW擴散區形成的反偏PN結邊界附近,這部分空穴會被強電場加速進入集電區,最后被集電區收集,并被PW收集,形成Ipw電流,產生歐姆壓降Ipw*Rp,如果壓降足夠大Ipw*Rp>0.7V,那么N+有源區與PW擴散區的PN結正向偏置,也就是LT1(PNP)的發射結正偏,那么LT1(NPN)就會導通工作在放大狀態。然后LT1(NPN)會產生正反饋使VT1(PNP)開啟,VT1(PNP)和LT1(NPN)形成閂鎖效應。圖1-15(b)是它的電路簡圖。

 

 

圖1-15 P+輸入節點將空穴注入到NW


1.3.3寄生場區器件
 

就像寄生的晶體管是CMOS固有的一樣,寄生的場區器件晶體管也是CMOS固有的。受到上層金屬電壓的影響場區隔離氧化層與硅的邊界聚集電荷,當電壓足夠大時隔離氧化層下的阱反型產生溝道,寄生的場區器件導通形成電流。對于正的金屬偏壓,形成寄生的NMOS,PW內的N+有源區是它的源端,NW是它的漏端,Inw是它導通后的電流。
 

圖1-16(a)是它的剖面圖,電流Inw在Rn上產生歐姆壓降Inw*Rn,如果壓降足夠大Inw*Rn>0.7V,那么P+有源區與NW擴散區的PN結正向偏置,也就是PNP的發射結正偏,那么PNP就會導通并工作在放大狀態。然后PNP會產生正反饋使NPN開啟,PNP和NPN形成閂鎖效應。圖1-16(b)是它的電路簡圖。
 

對于負的金屬偏壓,形成寄生的PMOS,NW內的P+有源區是它的源端,PW是它的漏端,Ipw是它導通后的電流。圖1-17(a)是它的剖面圖,電流Ipw在Rp上產生歐姆壓降Ipw*Rp,如果壓降足夠大Ipw*Rp>0.7V,那么N+有源區與PW擴散區的PN結正向偏置,也就是NPN的發射結正偏,那么NPN就會導通并工作在放大狀態。然后NPN會產生正反饋使PNP開啟,PNP和NPN形成閂鎖效應。圖1-17(b)是它的電路簡圖。

 

 

圖1-16 寄生的NMOS導通

圖1-17 寄生的PMOS導通

 


 

1.4集成閂鎖效應培訓課程內容介紹:

閂鎖效應培訓課程主要內容:通過介紹閂鎖效應出現的背景、雙極型晶體管原理、閂鎖效應的觸發方式、閂鎖效應的業界標準和測試方法(V-test和I-test)、閂鎖效應在實際工藝中定性分析、閂鎖效應觸發的必要條件和改善閂鎖效應的措施等,讓從事集成電路相關工作的工程師快速理解閂鎖效應的原理和閂鎖效應的分析方法,從而提高自己解決集成電路閂鎖效應相關問題的能力。
 

本系列培訓課程共分八節內容
 

第一講:閂鎖效應出現的背景

第二講:閂鎖效應簡介

第三講:雙極型晶體管原理

第四講:閂鎖效應的觸發方式

第五講:閂鎖效應的業界標準和測試方法

第六講:閂鎖效應在實際工藝中定性分析

第七講:閂鎖效應觸發的必要條件

第八講:改善閂鎖效應的措施

希望通過學習本培訓課程讓工程師快速掌握以下內容:

1. 理解閂鎖效應出現的背景,CMOS中寄生NPN和PNP發生閂鎖效應的原理。

2. 掌握觸發閂鎖效應的方式。

3. 理解內部電路很少發生閂鎖效應,而閂鎖效應通常發生在IO電路的原因。

4. 運用雙極型晶體管的原理分析實際工藝的閂鎖效應。

5. 掌握發生閂鎖效應的必要條件。

6. 正確運用閂鎖效應的業界測量方法。

7. 掌握改善閂鎖效應的措施。

8. 希望通過學習本課程可以幫助從事集成電路相關工作的工程師構建一個基本的集成電路閂鎖效應的知識體系,以及能利用半導體器件物理和工藝知識分析閂鎖效應問題,并能簡單地利用版圖改善IO電路閂鎖效應。

第一講的主要內容:(閂鎖效應出現的背景):

  1. 介紹早期雙極型工藝技術,它是最早出現的集成電路制程技術,它功耗大,不能滿足大規模集成電路的要求。
  2. 介紹早期NMOS和PMOS工藝技術,它的特點是集成度高,但是速度低。
  3. 介紹CMOS工藝技術,集成度高,功耗低。隨著技術發展,它是大規模集成電路的必然趨勢,但是會引起閂鎖效應燒毀集成電路。
  4. 介紹CMOS閂鎖效應的物理機理,通過CMOS中寄生的NPN和PNP形成的等效電路的工作原理介紹閂鎖效應的物理機理。
  5. 介紹早期SOS CMOS集成電路,制造在藍寶石SOS上的集成電路可以防止閂鎖效應。

第二講的主要內容:(閂鎖效應簡介)

  1. 介紹傳輸線脈沖技術分析方法,以及TLPIV曲線。
  2. 介紹閂鎖效應簡介,包含PNPN和NPN閂鎖效應結構,PNPN和NPN閂鎖效應結構具有兩種狀態,分別是高阻阻塞態和低阻閂鎖態,還介紹了PNPN和NPN閂鎖效應結構的TLP IV曲線的物理機理。

第三講的主要內容:(雙極型晶體管原理)

  1. 介紹雙極型晶體管的原理,雙極型晶體管的工作模式和載流子傳輸過程,得出βn*βp>1是閂鎖效應的必要條件,這些內容是后面分析閂鎖效應的基礎。
  2. 介紹CMOS中標準的雙極型晶體管和寄生的雙極型晶體管的版圖,得出寄生的雙極型晶體管的版圖是非規則的,沒有辦法建立閂鎖效應的仿真模型。

第四講的主要內容:(閂鎖效應的觸發方式)

  1. 介紹輸出和輸入引腳的基本電路,IO電路存在P-diode&N-diode,或者寄生P-diode&N-diode。
  2. 介紹輸出引腳信號的上沖,會導致IO電路中寄生P-diode導通,從而觸發寄生PNP,導致閂鎖效應。
  3. 介紹輸出引腳信號的下沖,會導致IO電路中寄生N-diode導通,從而觸發寄生NPN,導致閂鎖效應。
  4. 介紹輸入引腳信號的上沖,會導致IO電路中P-diode導通,從而觸發寄生PNP,導致閂鎖效應。
  5. 介紹輸入引腳信號的下沖,會導致IO電路中N-diode導通,從而觸發寄生NPN,導致閂鎖效應。
  6. 介紹NW和PW的PN結的雪崩擊穿,會觸發寄生NPN和PNP導通,從而導致閂鎖效應。
  7. 介紹從NW到外部N+有源區的穿通,會觸發寄生PNP,導致閂鎖效應。
  8. 介紹從Psub到內部P+有源區的穿通,會觸發寄生NPN,導致閂鎖效應。
  9. 介紹寄生場區器件,會觸發寄生NPN或者PNP導通,從而導致閂鎖效應。
  10. 介紹寄生光生電流,會觸發寄生NPN和PNP導通,從而導致閂鎖效應。
  11. 介紹NMOS熱載流子注入,會觸發NPN,從而導致閂鎖效應。
  12. 介紹漏極雪崩擊穿,會觸發寄生NPN或者PNP導通,從而導致閂鎖效應。

第五講的主要內容:(閂鎖效應的業界標準和測試方法)

  1. 介紹JEDEC概述,JEDEC簡介、JEDEC固態技術協會和JEDEC的主要職責。
  2. 介紹閂鎖效應測試標準JEDEC78E,制定閂鎖效應測試標準的目的和閂鎖效應測試的分類(I-test和V-test)。
  3. 介紹電源過電壓測試V-test,施加過電壓脈沖于電源引腳,V-test的測試過程。
  4. 介紹電流測試I-test,施加正向和負向電流脈沖到芯片的輸入/輸出引腳(IO、O和I),I-test的測試過程。
  5. 介紹與無源元件相連的特殊管腳的案例,解釋不必對它們執行閂鎖效應測試的原因。

第六講的主要內容:(閂鎖效應在實際工藝中定性分析)

  1. 介紹HV-CMOS中的閂鎖效應結構,可以形成四組閂鎖效應結構。
  2. 介紹HV-CMOS的器件結構、版圖和剖面圖
  3. 介紹HV-CMOS中閂鎖效應的測試結構,通過利用閂鎖效應的業界標準測試方法分析實際工藝(某Foundry 0.18u HV工藝)的閂鎖效應表現,從而對閂鎖效應有一個具體的了解。

第七講的主要內容:(閂鎖效應觸發的必要條件)

  1. 介紹βn*βp >1是發生閂鎖效應的必要充分條件。
  2. 介紹等效電阻Rn和Rp足夠大是發生閂鎖效應的必要充分條件。
  3. 介紹電壓電源大于自持電壓是發生閂鎖效應的必要充分條件。
  4. 介紹瞬態激勵足夠大是發生閂鎖效應的必要充分條件。
  5. 介紹適合的偏置條件是發生閂鎖效應的必要充分條件。
  6. 介紹形成低阻通路是發生閂鎖效應的必要充分條件。

第八講的主要內容:(改善閂鎖效應的措施)

  1. 介紹減小βn和βp的方法。
  2. 介紹減小Rn和Rp的方法。
  3. 介紹加少子和多子保護環(doubleguard ring)的方法。
  4. 介紹外延CMOS技術可以改善閂鎖效應。
  5. 介紹NBL深埋層技術可以改善閂鎖效應。
  6. 介紹倒阱技術可以改善閂鎖效應。
  7. 介紹SOI技術可以防止閂鎖效應。
  8. 介紹深溝槽隔離技術改善閂鎖效應。
 
 

1.5內容摘選:



講師簡介:

溫德通,資深芯片設計工程師。暢銷書《集成電路制造工藝與工程應用》的作者。畢業于西安電子科技大學微電子學院,曾供職于中芯國際集成電路制造(上海)有限公司,負責工藝制程整合方面的工作;后加入晶門科技(深圳)有限公司,負責集成電路工藝制程、器件、閂鎖效應和ESD電路設計等方面的工作;2018年11月離開晶門科技。

版權申明:2018年11月10日溫德通先生已經把視頻內容授權EETOP全權負責

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作為一個大型電子工程師社區,當然我們也不僅僅只關注集成電路,后續我們也會推出硬件設計、嵌入式設計相關的各種課程。

 

 

 

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